Архитектура микропроцессоров


The Presentation inside:

Slide 0

Архитектура микропроцессоров И ее эволюция


Slide 1

Процессор и память: Команды и данные CPU RAM


Slide 2

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора


Slide 3

Процессор и память: Команды и данные CPU Регистры КЭШ 1го уровня КЭШ 2го уровня Оперативная память Локальность данных Быстрая память ближе к процессору Прозрачность КЭШей Предвыборка данных


Slide 4

Виртуальная память Виртуальный адрес Реальный адрес Таблица страниц в ОЗУ Процессор


Slide 5

Виртуальная память Виртуальный адрес Реальный адрес Таблица страниц в ОЗУ Процессор TLB


Slide 6

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора


Slide 7

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора Дополнительные устройства Конвейеризация Упрощение команд Параллелизм


Slide 8

Сопроцессор FPU CPU RAM


Slide 9

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора Дополнительные устройства Конвейеризация Упрощение команд Параллелизм


Slide 10

Конвейер команд 1 2 1 2 1 2 1 2 1 2 Ступени Выборка команды Декодирование команды Выборка операндов Вычисление операции Запись результата Время 3 3 3


Slide 11

Конвейер команд 1 2 3 4 5 6 1 2 3 4 5 6 1 2 3 4 5 6 1 2 3 4 5 6 1 2 3 4 5 6 Ступени Выборка команды Декодирование команды Выборка операндов Вычисление операции Запись результата Время Латентность конвейера 7 7 7 7 7 8 8 8 8 8 9 9 9 9 9 Все ступени конвейера активны


Slide 12

Конвейер: Условные ветвления Конвейер ? Проблема: Условные переходы


Slide 13

Конвейер: Условные ветвления Конвейер ?* Проблема: Условные переходы Решения: Спекулятивное исполнение с предсказанием переходов Использование условных команд Использование предикатных регистров


Slide 14

Конвейер: Условные ветвления Конвейер Проблема: Условные переходы Решения: Спекулятивное исполнение с предсказанием переходов Использование условных команд Использование предикатных регистров movge


Slide 15

Конвейер: Условные ветвления Конвейер Проблема: Условные переходы Решения: Спекулятивное исполнение с предсказанием переходов Использование условных команд Использование предикатных регистров


Slide 16

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора Дополнительные устройства Конвейеризация Упрощение команд Параллелизм


Slide 17

RISC архитектура Память Вычисления Память Вычисления Запись/загрузка Команды регистр-регистр


Slide 18

CISC Большое количество команд Много типов данных Различная длина инструкций Небольшое количество регистров Ориентация на процессор Уменьшенное количество команд Только основные типы Фиксированная длина инструкций Большой регистровый файл Более глубокое использование компилятора RISC


Slide 19

Регистровый файл в RISC Виртуальные регистры Перекрытие окон Сохранение в RAM


Slide 20

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора Дополнительные устройства Конвейеризация Упрощение команд Параллелизм


Slide 21

Параллелизм на уровне инструкций (ILP) INT FP MEM BR Окно команд CPU


Slide 22

Параллелизм на уровне инструкций (ILP) Время


Slide 23

Параллелизм на уровне нитей (TLP) INT FP MEM BR Окно команд CPU Окно команд Нить №1 Нить №2


Slide 24

Параллелизм на уровне нитей (TLP) Время Нить №1 Нить №2


Slide 25

Многоядерность (Multi-Core) Окно команд Окно команд Процесс №1 Процесс №2


Slide 26

POWER Традиционные RISC-черты Фиксированная длина команд Архитектура регистр-регистр Простые способы адресации Простые команды Большой регистровый файл Другие особенности POWER Три исполнительных устройства с независимыми наборами регистров Небольшое расширение набора команд (сохранение нескольких регистров и т.п.) Условные переходы: 8 условных регистров, локальных для устройства переходов и специальный бит в коде операции


Slide 27

Core 2 Duo


Slide 28

Особенности Core 2 Duo Intel Wide Dynamic Execution (14 стадий конвейера, до 4х инструкций за такт в каждом ядре) Intel Smart Memory Access (Оптимизация доступа к памяти, в т.ч. Memory Disambiguation) Intel Advanced Smart Cache (Общий КЭШ 2го уровня, динамически распределяемый между ядрами) Intel Advanced Digital Media Boost (128-битный SSE, расширенный набор команд) Intel Intelligent Power Capability Сниженное энергопотребление Micro-ops fusion и macrofusion


Slide 29

Архитектура CELL


Slide 30

Особенности архитектуры CELL Ориентированность на SIMD-архитектуру Внутренняя широкополосная шина Управляющий процессорный элемент (PPE) 64 битное ядро архитектуры POWER In-order исполнение инструкций Два вычислительных потока Использование синергетических процессорных элементов (SPE) для вычислений Локальная память 256 Кб Прямой доступ к памяти (DMA) Использование многопроцессорных CELL-систем


×

HTML:





Ссылка: